RISC-VとChiselで学ぶ はじめてのCPU自作 RISC-V は既に Polyphony で作成済みではあるが、 再度 Verilog-HDL でつくろうとして(というより Verilisp で作る) この本を購入。
Using the RTL Kernel Wizard をやってみる xilinx の RTL Kernel なるものをやってみることにした。 Vitis で環境を作って、Vivado を立ち上げて、Vitis に戻って評価する。 ターゲットは U50。
U50 用の 100G Ether をコンパイル U50 用の Ether まわりの活用方法を模索していたら、たまたま、 知り合いから Xilinx の github にある情報を教えてもらったので それをコンパイルした。
PlatformIO を使う(2021年版) 手元に山ほど STM の評価ボードがある。中でも、NUCLEO-L552ZE-Q は ちょっと変わったボードなので使いこなせるようにしたい。 特に PlatformIO 環境でコンパイル可能になることを目指したい。
